Industriearchitektur der KI: Wafer, Rechenkern und HBM-Stacks bilden ein integriertes System, in dem Bandbreite, Präzision und Integration die Engpasslogik der Wertschöpfung bestimmen.

Die Künstliche Intelligenz wird meist als Software verstanden. Die Leistungsfähigkeit der Systeme entsteht jedoch aus der Präzision einer industriellen Prozesskette. Jeder KI-Beschleuniger beginnt als polierte Siliziumscheibe. Aus der Struktur des Wafers entwickelt sich in hunderten Arbeitsschritten ein physisches System von Milliarden elektronischer Schalter, dessen Zuverlässigkeit das Ergebnis kontrollierter Fertigungsabläufe ist. Wer die KI-Ökonomie erklären will, muss deshalb die Architektur der Produktion verstehen, in deren Gefüge Rechenkern, Speicher und Integration zu einem funktionierenden Verbund zusammengeführt werden.

300-mm-Wafer 

Am Anfang der Chipfertigung steht der Wafer, eine hochreine und präzise polierte Siliziumscheibe mit meist 300 Millimetern Durchmesser. Er wird aus einem zylindrischen Einkristall geschnitten, der zuvor unter kontrollierten Bedingungen aus geschmolzenem Silizium gezogen worden ist. Eine mit Industriediamanten beschichtete Drahtsäge trennt aus diesem mehrere Meter langen Siliziumbarren dünne Scheiben, die anschließend geschliffen und chemisch poliert werden, bis eine gleichmäßig ebene Oberfläche entsteht.

Entscheidend sind:

• absolute Ebenheit

• extrem geringe Defektdichte

• vollständige Partikelfreiheit. 

Die Leistungsfähigkeit des späteren Chips ist an die Qualität dieser Ausgangsfläche gebunden. Jede strukturelle Abweichung wirkt sich in den folgenden Schichten fort und begrenzt die erreichbare Präzision des gesamten Systems.

Fertigungsprozess eines Halbleiters in vier Schritten

Die Herstellung eines Transistors folgt einer festen industriellen Logik. Jede neue Funktionsebene entsteht durch eine Abfolge klar definierter Schritte, die sich mehrfach wiederholen.

Der Prozess besteht aus vier Grundoperationen:

• Aufbringen einer extrem dünnen Materialschicht auf den Wafer als Basis der nächsten Struktur.

• Projektion eines präzisen Lichtmusters auf diese Schicht, das die spätere Geometrie festlegt.

• Übertragung dieses Musters in das Material durch chemische oder physikalische Verfahren, sodass bestimmte Bereiche erhalten bleiben und andere entfernt werden.

• Gezielte elektrische Veränderung des Materials, meist durch Dotierung, um die gewünschten Schalteigenschaften zu erzeugen.

Dieser Zyklus aus Schichtaufbau, Belichtung, Strukturübertragung und Materialmodifikation wiederholt sich viele Dutzend Male.

So entstehen Milliarden Transistoren, die später als elektronische Schalter arbeiten. 

Die dabei erzeugten Strukturen liegen im Nanometerbereich. Ihre Breite beträgt nur einen Bruchteil der Dicke eines menschlichen Haares. Leistungssteigerungen beruhen deshalb auf der industriellen Fähigkeit, diese Präzision stabil, reproduzierbar und in großer Stückzahl zu erreichen.

Schichtung eines integrierten Schaltkreises

Nachdem die Transistoren gebildet worden sind, beginnt der Aufbau der elektrischen Verbindungen. Erst durch diese Verschaltung wird aus Milliarden einzelner Schalter ein funktionierendes Rechensystem.

Ein moderner Chip besteht aus mehreren Metalllagen, die übereinander angeordnet sind. Zwischen diesen leitenden Ebenen liegen isolierende Schichten. Sie verhindern Kurzschlüsse und ermöglichen eine präzise Führung der elektrischen Signale.

Charakteristisch für diese Phase sind:

• mehrere horizontale Leiterbahnen, die Signale transportieren,

• vertikale Durchkontaktierungen, sogenannte Vias, die einzelne Ebenen miteinander verbinden,

• eine klare Trennung zwischen leitenden und isolierenden Materialien,

• eine wiederholte Planarisierung, damit jede neue Lage exakt aufgebracht werden kann.

Mit jeder zusätzlichen Metalllage wächst die Komplexität des Systems. Signale müssen zuverlässig, verlustarm und mit minimaler Verzögerung übertragen werden. Gleichzeitig steigen thermische Belastung und Materialanforderungen. 

Die Verschaltung ist damit kein nachgelagerter Schritt, sondern ein eigenständiger Präzisionsprozess. Sie entscheidet darüber, ob die Rechenleistung des Chips in der Praxis tatsächlich nutzbar wird.

Mit der mehrlagigen Verschaltung endet die Fertigung des einzelnen Chips. Seine innere Architektur ist nun vollständig aufgebaut. Milliarden Transistoren sind miteinander verbunden, Signale fließen durch ein dichtes Netz aus Metalllagen und vertikalen Verbindungen.

An dieser Stelle beginnt die Herausforderung der Systemintegration.

Ein moderner KI-Beschleuniger besteht nicht mehr aus einem isolierten Chip. Die Steigerung der Leistungsanforderungen zwingt zur Betrachtung von Rechenkern, Speicher und Verbindungselementen als integriertem System. Der einzelne Chip bildet nur noch eine Funktionseinheit innerhalb eines größeren Verbunds.

Drei Entwicklungen verschieben die industrielle Logik:

• Die Rechenkerne wachsen in Fläche und Komplexität.

• Die Datenmengen steigen schneller als die reine Taktfrequenz.

• Die Speicherbandbreite wird zum begrenzenden Faktor.

Mit dieser Entwicklung verlagert sich der Ort des Engpasses von der internen Verschaltung des einzelnen Chips auf die Architektur der Verbindung mehrerer Chips. Entscheidend wird nun, wie Rechenkern und Hochleistungsspeicher physisch integriert werden.

An diesem Punkt beginnt das, was als Advanced Packaging bezeichnet wird. Hier entscheidet sich, ob die im Silizium angelegte Rechenleistung tatsächlich mit ausreichend Daten versorgt werden kann. 

Im nächsten Abschnitt rückt daher nicht mehr der einzelne Transistor in den Mittelpunkt, sondern das Zusammenspiel von Rechenchip und Hochgeschwindigkeitsspeicher.

Wafer-Test vor der Vereinzelung: Die Ausbeute bestimmt Kosten und Verfügbarkeit.

Auf einem Wafer befinden sich hunderte Chips. Jeder einzelne wird elektrisch getestet, bevor die Scheibe in einzelne Bauteile zersägt wird. 

Mit wachsender Fläche der KI-Dies steigt die wirtschaftliche Bedeutung der Ausbeute. Je größer die Fläche, desto wahrscheinlicher ist das Auftreten eines Defekts. Die industrielle Beherrschung der Fehlerquote entscheidet über die Höhe der Stückkosten und die Stabilität der Verfügbarkeit.

Schematische Darstellung eines HBM-Stacks über einem Logic-Die. Vertikale Durchkontaktierungen verbinden mehrere DRAM-Schichten direkt mit dem Rechenkern.

Moderne KI-Beschleuniger bestehen aus mehreren spezialisierten Chips. Diese werden eng nebeneinander oder übereinander angeordnet und über feinste Verbindungen gekoppelt.

Advanced Packaging umfasst:

• das Platzieren mehrerer Dies auf einem Träger

• das Verbinden durch Mikrokontakte

• die Integration zusätzlicher Verbindungsschichten

• die Sicherstellung thermischer Stabilität. 

Die Leistungsfähigkeit des Systems entsteht aus der Präzision der Integration seiner Komponenten. Die Komplexität des Packagings begründet einen eigenständigen industriellen Engpass.

GPU mit integrierten HBM-Stacks: Nähe und Breite der Datenpfade bestimmen die Bandbreite.

Der Wert der Rechenleistung zeigt sich erst im schnellen Zugriff auf umfangreiche Trainings- und Inferenzdaten. Deshalb wird der Speicher heute direkt neben oder über dem Rechenkern platziert.

HBM-Speicher besteht aus mehreren übereinandergestapelten Speicherchips, die über vertikale Verbindungen gekoppelt sind. Dadurch entstehen extrem kurze Signalwege und hohe Datenraten.

Diese Architektur erfordert:

• die präzise Ausrichtung der gestapelten Chips

• fehlerfreie vertikale Verbindungen

• effektive Wärmeabfuhr 

Die Höhe der Speicherbandbreite bestimmt den real nutzbaren Leistungsrahmen des Systems.

Die industrielle Grundlage der KI lässt sich auf wenige strukturelle Prinzipien verdichten:

• Der Aufbau erfolgt schichtweise mit atomarer Präzision.

• Mit wachsender Fläche steigt die Defektanfälligkeit überproportional.

• Die Wertschöpfung verschiebt sich vom einzelnen Chip zur Systemintegration.

• Die Speicherbandbreite bestimmt die reale Leistungsfähigkeit.

• Industrielle Reproduzierbarkeit entscheidet über Skalierung und Marktposition.  

Die KI-Ökonomie ruht auf der Infrastruktur einer Produktion, deren Beherrschung von Toleranzen im Nanometerbereich in stabiler Serienfertigung erfolgt. Engpässe entstehen dort, wo diese Beherrschung an Kapazitäts-, Material- oder Integrationsgrenzen stößt.

Der KI-Zyklus verschiebt die ökonomische Relevanz entlang der physischen Architektur der Produktion. Die Funktion des Rechenkerns bleibt notwendig. Knappheit entsteht an den Stellen der Produktionsarchitektur, an denen die Sicherung serieller Präzision und die Zuverlässigkeit der Integration unter thermischer Last zusammentreffen. 

Die Engpassstufen der KI-Produktion bilden zugleich die Struktur industrieller Konzentration. Jede Prozessstufe ist mit einer begrenzten Zahl technologisch führender Anbieter verbunden.

• EUV-Belichtung weist eine monopolartige Marktstruktur auf. Die industrielle Verfügbarkeit führender Strukturgrößen hängt von der Kapazität eines einzelnen Herstellers ab.

• Messtechnik und Prozesskontrolle sind oligopolistisch organisiert. Wenige spezialisierte Ausrüster sichern die Stabilität des Yields und die Einhaltung des Strukturmaßstabs.

• Materialprozesse wie Deposition und Ätzen werden von einem engen Kreis globaler Anbieter getragen, deren Anlagen die Reproduzierbarkeit von Strukturen im Nanometerbereich ermöglichen.

• Die Fertigung großer Leading-Edge-Dies konzentriert sich auf wenige Foundries mit entsprechender Kapazität. Die Höhe der Investitionen und die Komplexität der Anlagen strukturieren den Wettbewerb.

• Advanced Packaging und Hybrid-Bonding bilden einen eigenständigen Kapazitätskomplex, der sich auf wenige integrierte Anbieter und spezialisierte OSAT-Unternehmen verteilt.

• HBM-Speicher ist oligopolistisch organisiert. Drei Hersteller bestimmen das verfügbare Volumen und damit den realisierbaren Skalierungsrahmen moderner KI-Systeme.

• Substrate und thermische Integration sind regional stark konzentriert und erfordern hochspezialisierte Produktionskompetenz. 

Die Architektur der Engpässe prägt damit nicht nur die Architektur industriellen Macht, sondern auch die Dynamik des Wettbewerbs im KI-Zyklus.

• Advanced Packaging
  Industrielle Integration mehrerer Chips in einem gemeinsamen Gehäuse oder auf einem gemeinsamen Träger. Ziel ist die physische Nähe von Rechenkern und Speicher. Advanced Packaging verschiebt die Wertschöpfung vom einzelnen Chip zur Systemarchitektur und bildet im KI-Zyklus einen eigenständigen Engpass.

• ASIC (Application Specific Integrated Circuit)
  Anwendungsspezifischer Logikchip, der für eine klar definierte Rechenaufgabe entwickelt wird. Im KI-Kontext beschleunigen ASICs neuronale Netze durch spezialisierte Schaltungsarchitekturen und hohe Energieeffizienz.

• CPU (Central Processing Unit)
  Allgemeiner Rechenprozessor eines Systems. Die CPU steuert Programme, verarbeitet sequentielle Befehle und koordiniert Betriebssystem sowie Anwendungen. In KI-Systemen übernimmt sie vor allem Kontroll- und Verwaltungsfunktionen.

• Die (Chip)
  Einzelner, funktionsfähiger Chip, der nach der Vereinzelung aus dem Wafer geschnitten wird. Größe und Komplexität eines Dies beeinflussen unmittelbar die Ausbeute und damit die Kostenstruktur.

• Dotierung
  Gezieltes Einbringen fremder Atome in das Silizium, um dessen elektrische Eigenschaften zu verändern. Durch Dotierung entstehen die leitenden und sperrenden Bereiche eines Transistors.

• DRAM (Dynamic Random Access Memory)
  Flüchtiger Arbeitsspeicher, der Daten temporär speichert und regelmäßig aufgefrischt werden muss. DRAM bildet die Grundlage von HBM-Architekturen und bestimmt maßgeblich die verfügbare Speicherbandbreite.

• EUV (Extrem Ultraviolette Lithographie)
  Belichtungstechnologie mit sehr kurzer Wellenlänge zur Erzeugung extrem feiner Strukturen. Die verfügbare EUV-Kapazität begrenzt den technologischen Fortschritt bei modernsten Fertigungsknoten.

• FPGA (Field Programmable Gate Array)
  Konfigurierbarer Logikchip, dessen Verschaltung nach der Fertigung angepasst werden kann. FPGAs werden für spezialisierte Anwendungen eingesetzt, bei denen Flexibilität wichtiger ist als maximale Leistungsdichte.

• GPU (Graphics Processing Unit)
  Parallelisierter Logikchip mit hoher Rechenparallelität. Ursprünglich für Grafikberechnungen entwickelt, bildet die GPU heute das zentrale Rechenmodul vieler KI-Beschleuniger.

• HBM (High Bandwidth Memory)
  Hochleistungsspeicher, der aus mehreren vertikal gestapelten DRAM-Dies besteht. Er wird direkt neben oder über dem Rechenkern integriert, um kurze Signalwege und hohe Datenraten zu ermöglichen.

• Lithographie
  Verfahren zur Übertragung feinster Strukturen auf den Wafer mithilfe von Licht. Sie definiert maßgeblich die minimale Strukturgröße und damit die Transistordichte.

• Logikchip
  Chiptyp zur aktiven Verarbeitung von Daten. Logikchips führen Rechenoperationen aus und enthalten Transistorstrukturen zur Steuerung elektrischer Schaltvorgänge. Beispiele sind CPU, GPU und ASIC.

• Metalllagen
  Mehrere übereinanderliegende Leiterbahnebenen innerhalb eines Chips. Sie verbinden die Transistoren elektrisch und bilden die interne Signalarchitektur des Rechensystems.

• Nanometerbereich
  Größenordnung von Milliardstel Metern, in der moderne Transistorstrukturen gefertigt werden. Präzision in diesem Bereich ist Voraussetzung für Leistungssteigerung und Miniaturisierung.

• SoC (System on Chip)
  Integration mehrerer Funktionen, etwa Rechenkern, Speicher und Schnittstellen, auf einem einzelnen Chip. SoC-Architekturen reduzieren Signalwege und verbessern Energieeffizienz.

• Speicherbandbreite
  Datenmenge, die pro Zeiteinheit zwischen Speicher und Rechenkern übertragen werden kann. Sie bestimmt die tatsächlich nutzbare Rechenleistung moderner KI-Systeme.

• Speicherchip
  Chiptyp zur Speicherung von Daten. Speicherchips stellen Informationen bereit, auf die Logikchips zugreifen. Ihre Leistungsfähigkeit wird durch Kapazität, Zugriffsgeschwindigkeit und Bandbreite bestimmt.

• TSV (Through-Silicon Via)
  Vertikale elektrische Verbindung durch mehrere Siliziumschichten. TSV ermöglichen die Stapelung von Speicherchips und sind zentral für HBM-Architekturen.

• Via
  Vertikale Durchkontaktierung zwischen Metalllagen innerhalb eines Chips. Sie verbinden unterschiedliche Ebenen der Verschaltung.

• Wafer
  Hochreine, polierte Siliziumscheibe mit meist 300 Millimetern Durchmesser. Auf ihr entstehen durch zahlreiche Prozessschritte hunderte integrierte Schaltungen.

• Yield (Ausbeute)
  Anteil funktionsfähiger Chips pro Wafer. Mit wachsender Chipfläche steigt die Wahrscheinlichkeit von Defekten. Yield beeinflusst Stückkosten, Verfügbarkeit und Skalierbarkeit.

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